集成电路UVM验证环境典型结构设计
作者：孙晓东; 王治强
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UVM作为一个通用的验证方法学，可用于为待测试的模块、DUT（测试中的设计）构建验证环境，并进行验证。由于UVM是一个通用的整体结构，适用于所有要测试的模块，因此在详细设计中需要考虑每个组件的具体功能设计。要测试的模块分为总线协议、总线协议和三种类型的控制和算法。根据待测试模块的类型，对reference model和scoreboard的设计进行了细化，并提出了一个典型的UVM验证环境结构。验证工程师采用UVM验证环境结构，专注于总体架构下特殊功能部件的设计，可以缩短验证环境系统结构的设计时间